邊緣運算裝置在物聯網與人工智慧浪潮下扮演關鍵角色，但受限於電池供電或能量採集環境，功耗成為系統效能的核心限制。超低功耗邊緣運算加速器需在有限能源內完成即時推論與資料處理，傳統晶片設計無法滿足嚴苛的功耗預算，促使電路層級優化成為顯學。從電晶體尺寸微縮到架構創新，工程師不斷探索降低動態與靜態功耗的方法。動態功耗來源於電容充放電與短路電流，靜態功耗則受漏電流主導。透過電源閘控、時脈閘控與電壓調節技術，能有效減少非運作期間的能量浪費。此外，採用非同步電路設計可消除全域時脈的同步損耗，但增加設計複雜度。近期研究指出，類比與數位混合式加速器利用記憶體內運算架構，將資料傳輸能耗大幅降低，適合長期監控應用。晶片層級的低電壓操作也是關鍵，但需克服電壓縮放導致的延遲變異與可靠度問題。為此，自適應電壓調節與誤差補償電路被提出，確保在近臨界電壓區間仍維持準確運算。另一突破是使用新興非揮發性記憶體如ReRAM與MRAM取代傳統SRAM緩衝器，降低待機功耗並實現非揮發性狀態保存。總體而言，超低功耗邊緣運算加速器的電路優化必須從製程、電路、架構到系統層級全面布局，才能滿足未來AI應用對能效的極致要求。這一領域的進展不僅影響智慧感測器與穿戴裝置，更關乎邊緣智慧是否能真正落地普及。
記憶體內運算架構的能耗革命
傳統馮紐曼架構中，資料在處理器與記憶體之間反覆搬運導致大量能耗，成為邊緣裝置的主要瓶頸。記憶體內運算（In-Memory Computing）將運算邏輯嵌入記憶體陣列，直接在儲存單元內執行乘法累加等核心操作。在超低功耗加速器中，常採用電阻式隨機存取記憶體（ReRAM）或電荷捕捉記憶體實現權重儲存與計算。以ReRAM為例，透過調整電阻狀態代表權重值，並利用克希荷夫定律進行向量矩陣乘法，單一步驟即可完成大量乘加運算，省去資料傳輸路徑的功耗。研究顯示，此架構的能效可比傳統數位加速器提升兩個數量級。但記憶體內運算面臨非理想因素，如裝置變異、非線性與耐久度問題。為此，電路層面加入讀取補償電路、寫入驗證機制與冗餘校正單元，確保運算準確度。同時，混合訊號設計結合類比累加與數位轉換，在功耗與精度間取得平衡。此策略特別適合稀疏神經網路模型，能進一步跳過零權重節省能量。預計未來數年，記憶體內運算將成為超低功耗邊緣AI晶片的主流選擇。
近臨界電壓運算的挑戰與突破
降低供應電壓是減少動態功耗最直接的方法，但當電壓逼近電晶體門檻電壓時，電路延遲急遽增加，且製程變異導致時序不確定性放大。近臨界電壓（Near-Threshold Voltage, NTV）運算技術試圖在此區間找到功耗與效能的最佳平衡點。設計者需引入彈性時脈樹與自我調整頻率調整電路，根據即時溫度與電壓變化動態調節操作頻率。此外，採用多閾值電晶體組合，讓關鍵路徑使用低閾值電晶體維持速度，非關鍵路徑採用高閾值電晶體降低漏電。記憶體單元在NTV下容易失去穩態，故需專用低電壓靜態隨機存取記憶體（SRAM）輔助電路，例如讀取輔助寫入輔助與位元線預充電技術。錯誤校正碼（ECC）與時序監控器也被整合，一旦偵測到時序違規即啟動流水線停頓或重試機制。另一突破是將數位轉類比轉換器（DAC）與電壓調節器整合到晶片內部，實現快速電壓縮放以匹配工作負載。儘管近臨界電壓設計增加布局複雜度，但其功耗可降至標稱電壓的十分之一以下，對於依賴電池的邊緣裝置而言，這項取捨極具價值。
能量採集與自供電晶片整合
真正實現超低功耗邊緣運算的最終目標是擺脫電池，轉而從環境中採集能量如太陽能、熱電、震動或射頻訊號。然而，能量採集源的輸出極不穩定且功率密度低，需要專用電路進行管理與轉換。為此，晶片設計包含最大功率點追蹤（MPPT）電路、冷啟動電路與可調式電壓整流器。低壓啟動電路使用自我震盪充電泵，能在輸入電壓僅數十毫伏時啟動系統。另外，整合式電源管理單元（PMU）透過多重電壓域與動態電壓頻率調整（DVFS），根據當前可用能量動態調節運算性能。電路優化重點在於降低PMU本身的靜態功耗，如使用超低靜態電流參考電路與零伏待機模式。此外，非揮發性處理器架構配合能量預算感知排程，允許晶片在能量不足時立即儲存狀態並關機，能量恢復後快速從中斷點繼續運算。這些技術整合於單一晶片，實現真正免維護的邊緣感測節點。雖然自供電晶片仍處於早期階段，但已有原型在室內光強度下完成人臉辨識模型推論，證實實用潛力。未來隨著能量採集效率提升與電路功耗進一步降低，此類加速器將廣泛應用於智慧農業、結構監測與醫療植入物等領域。
【其他文章推薦】
買不起高檔茶葉，精緻包裝茶葉罐，也能撐場面!
SMD electronic parts counting machine
哪裡買的到省力省空間，方便攜帶的購物推車?
空壓機這裡買最划算!
塑膠射出工廠一條龍製造服務
告別頻繁維修！5 個延長堆高機電池與壽命的日常保養祕訣