從智慧手機到雲端伺服器，從人工智慧訓練到量子模擬，高效能運算（HPC）已成為驅動現代科技進步的核心引擎。然而，當我們驚嘆於處理器運算速度的飛躍時，往往忽略了背後支撐這一切的重要功臣——先進封裝技術。其中，台積電開發的Chip-on-Wafer-on-Substrate（CoWoS）封裝技術，正是將多顆晶片緊密整合、突破摩爾定律瓶頸的關鍵解方。CoWoS並非單純的「把晶片黏在基板上」，而是一種二點五維（2.5D）的異質整合方案，透過矽中介層（Silicon Interposer）將邏輯晶片、高頻寬記憶體（HBM）與其他元件以微米級的精準度連結在一起。這種架構不僅大幅縮短了訊號傳輸距離，降低了功耗與延遲，更讓不同製程節點、不同功能的晶片能協同運作，實現以往單一晶片無法達成的效能密度。隨著AI模型參數暴增、資料中心能耗高漲，CoWoS已成為NVIDIA、AMD等巨頭爭相採用的關鍵技術。然而，其背後的物理原理、製程挑戰與市場影響究竟為何？以下將從三個面向深入剖析這項低調卻威力十足的封裝革命。
矽中介層：如何成為晶片間的「隱形高速公路」？
CoWoS封裝的核心靈魂在於那片看似不起眼的矽中介層。它並非傳統印刷電路板（PCB），而是由高電阻率矽材料製成的薄片，表面透過微影技術蝕刻出密密麻麻的微金屬導線，稱為「Through-Silicon Via」（TSV，矽穿孔）。這些TSV以垂直方式貫穿矽中介層，將上方的晶片與下方的基板電性連接，形成三維立體電路。與傳統打線或覆晶接合相比，TSV能將訊號路徑從數毫米縮短至數十微米，大幅降低電阻與寄生電容。同時，矽中介層的熱膨脹係數與晶片相近，減少了熱應力導致的可靠性問題。工程師可根據系統需求，在中介層內部設計多層金屬佈局，實現高達數萬條的微細線路，讓不同晶片間以極低延遲進行大量資料傳輸。例如，在NVIDIA的A100 GPU中，CoWoS技術允許六組HBM2記憶體緊鄰運算核心擺放，總頻寬超過2TB/s，這正是傳統封裝無法企及的突破。
微凸塊與底部填充：奈米級連結的精密工藝
要讓晶片與矽中介層穩定連結，還得仰賴微凸塊（Micro Bump）與底部填充（Underfill）技術。微凸塊是在晶片與中介層的接觸點上形成的微小焊料球，其直徑僅約數十微米，間距甚至縮小到微米等級。製造時，需先在中介層上沉積金屬墊層，然後透過電鍍或印刷方式在對應位置形成凸塊，接著將晶片與中介層精準對位後，進行迴焊（Reflow）使焊料熔化接合。為了避免應力集中導致接點斷裂，工程師會在晶片與中介層之間的縫隙注入底部填充膠，利用毛細現象讓膠體填滿所有空隙，並加熱固化。這層填充膠不僅機械性地固定晶片，還能吸收熱循環產生的應力，並防止濕氣與污染物入侵。隨著晶片尺寸增大、凸塊數量暴增，底部填充的流動性與黏度控製成為良率關鍵。台積電透過優化膠材配方與點膠路徑，成功將封裝良率提升至99%以上，讓CoWoS能夠量產供應高階運算需求。
熱管理與測試整合：確保高效能系統的可靠運作
高效能運算帶來的龐大熱量，是CoWoS封裝必須克服的另一難題。當多顆高功率晶片密集排列在狹小區域內，局部熱密度可能超過每平方公分數百瓦，若無有效散熱，輕則效能降頻，重則晶片燒毀。為此，CoWoS封裝引入了多層次熱管理方案：首先，在晶片與散熱器之間塗佈高導熱係數的熱介面材料（TIM），如導熱膏或液態金屬；其次，矽中介層本身也扮演熱擴散的角色，將熱均勻傳導至底部基板；部分設計更在基板內嵌散熱通道或微流道，讓冷卻液直接流經晶片下方。除了熱管理，CoWoS的測試策略也需與時俱進。傳統封裝可在封裝前對單一晶片進行「良品晶粒」（Known Good Die）測試，但CoWoS整合後，必須以系統級測試確認所有晶片間的連通性、記憶體頻寬與訊號完整性。台積電開發了專用測試載板與探針卡，能在封裝階段即時偵測TSV斷路或微凸塊空焊，並結合自動化修補技術，將缺陷影響降至最低，確保每一組CoWoS封裝都能在高壓環境下穩定運作。
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