半導體製程持續微縮，晶片尺寸卻反向放大，這並非矛盾，而是高效能運算、AI加速器與資料中心晶片的必然趨勢。當單一晶片面積從數百平方毫米擴增至上千平方毫米，良率問題便從生產環節的隱憂，躍升為決定產品生死存亡的關鍵。晶片良率與缺陷密度呈指數關係：面積愈大，缺陷發生的機率愈高。以先進製程為例，3奈米節點的缺陷密度若維持在0.1 defects/cm²，一顆800mm²的晶片理論良率僅約45%，意味著超過一半的晶圓都會成為報廢品。這不僅推高單顆晶片成本，更讓代工廠與IC設計公司陷入補貼與賠償的循環。業界常用「良率曲線」來描述新製程爬坡的過程，但當晶片尺寸突破物理極限，傳統的良率提升策略——如增加冗餘電路、強化光學檢測——面臨邊際效益遞減。更嚴峻的是，高階晶片如GPU、AI加速器往往採用架構複雜的多晶片封裝（Chiplet），雖然可局部繞過大尺寸單晶片的良率問題，卻引入異質整合、散熱與訊號完整性等新挑戰。這場良率危機，正迫使半導體產業重新審視設計與製造的平衡：是追求極致尺寸換取效能，還是轉向多晶片分工以分散風險？
物理極限：缺陷密度與晶片面積的致命關係
晶片製造的缺陷通常來自塵埃、晶圓缺陷或製程變異，這些缺陷在晶圓上隨機分佈。根據Murphy模型，良率Y = (1 – e^(-AD))²/(AD)²（其中A為晶片面積，D為缺陷密度）。當A放大，Y急遽下降。例如，缺陷密度固定為每平方公分0.05個，一顆400mm²晶片的良率仍有80%，但面積增至1200mm²時，良率驟降至55%以下。這意味著，每增加1平方公分的晶片面積，良率損失就可能達數個百分點。先進製程中，極紫外光（EUV）微影雖然提升解析度，卻也帶來隨機缺陷（如光阻殘留）的增加。此外，多重曝光的疊對誤差、材料應力等因素，使大面積晶片的缺陷平均密度難以低於0.03 defects/cm²。設計者必須在電路布局中預留冗餘，但過度冗餘又會消耗面積，形成矛盾。
產業對策：從設計到製造的全面改寫
面對良率危機，半導體業者已展開多層次因應。設計端，EDA工具導入缺陷感知布局（DFM），在繞線階段避開高缺陷區域。台積電、三星等代工廠推出「良率提昇平台」，針對大晶片提供晶圓測試加乘選項，並在光罩設計中嵌入測試結構。製造端，先進製程廠房採用airborne molecular contamination（AMC）控制，將晶圓廠潔淨度提升至Class 1以下。此外，多晶片封裝（Chiplet）成為顯學：將一顆大晶片拆成數個小晶粒，分別製造後透過2.5D/3D封裝整合。如此一來，單一小晶粒尺寸小、良率高（可達95%以上），整體系統良率由各晶粒良率乘積決定，卻因封裝階段的異質整合而引入新的良率損失點。英特爾的EMIB（嵌入式多晶片互連橋接）與台積電的CoWoS（基板上晶片封裝）正積極降低這些損失。
未來展望：AI驅動的良率革命與材料突破
隨著晶片尺寸持續朝光罩極限（約858mm²）逼近，傳統統計方法已不足應對。機器學習正被用來預測缺陷分佈，透過分析大量晶圓測試數據，AI模型能提前標記高風險區域，並動態調整曝光參數。例如，應用材料公司開發的AI檢測系統可即時辨識0.5μm以下的缺陷，將誤判率降低80%。另一方面，新材料如高遷移率通道（鎵砷、銻化銦）與原子級沉積（ALD）有助於降低隨機缺陷，但成本與量產穩定性仍是障礙。日本東北大學研究團隊提出「缺陷容忍設計」，透過多餘電晶體自動替換故障單元，已在小規模晶片上驗證。未來，晶片尺寸良率危機可能催生全新的計算架構——如光互連、神經形態晶片——從根本繞過面積與良率的衝突。然而，在量子位元進入商用前，半導體業仍得在大尺寸與高良率之間，走那條充滿妥協的鋼索。
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