隨著人工智慧（AI）應用普及，從自駕車到醫療診斷，神經網路模型規模持續擴大，傳統的硬體運算資源逐漸捉襟見肘。業界發現，單純提升晶片製程或增加運算單元已無法滿足快速增長的模型複雜度，因為模型結構與硬體架構之間存在嚴重的「效能鴻溝」。這個鴻溝的根源在於：網路結構搜尋（NAS）演算法設計出的最佳模型，往往忽略了硬體實作上的限制，導致理論效能無法落地；反之，硬體加速器開發者若不了解模型特性，也難以打造真正高效的晶片。於是，「協同設計」的概念應運而生，它不再將演算法與硬體視為兩個獨立環節，而是從一開始就讓兩者互相優化、彼此回饋。這種思維翻轉，不僅讓AI模型的推論速度提升數倍，更讓功耗與成本大幅下降。根據最新研究，結合NAS與硬體加速器協同設計的解決方案，能在同樣精度下減少30%以上的運算延遲，同時降低40%的能源消耗。更重要的是，這種方法跳脫了過去「先設計模型，再找硬體加速」的線性流程，改為迭代式設計：NAS在搜尋過程中直接將硬體指標（如頻寬、記憶體存取模式、管線深度）納入獎勵函數，而硬體設計師則根據NAS產生的候選結構調整加速器架構。這種深度整合，正在重塑AI晶片的開發流程。然而，要實現真正的協同設計，仍須克服多項挑戰，包括搜尋空間的定義、硬體評估模型的精準度，以及跨領域團隊的溝通壁壘。本文將從三個面向深入剖析這項技術的最新進展與未來潛力。
為何需要協同設計？從效能瓶頸說起
傳統的AI模型開發流程中，研究人員通常先專注於提升模型在公開數據集上的準確率，忽略硬體部署的可行性。當模型部署到邊緣裝置或雲端伺服器時，常發現運算資源不足或功耗太高，導致必須大幅簡化模型，反而損失精確度。例如，一個在GPU上表現優異的ResNet-50模型，若移植到僅有數百KB記憶體的物聯網晶片，便需要透過剪枝、量化等壓縮技術，但這些後處理步驟往往無法確保結構最適性。反過來看，硬體加速器設計者過去習慣針對固定運算模式（如密集矩陣乘法）最佳化，但NAS演算法可能產出多種非規則的運算路徑，讓硬體資源利用率大打折扣。協同設計的核心價值，就是打破這種「各自為政」的局面。當NAS在搜尋時，直接將硬體延遲、功耗、面積等約束條件加入最佳化目標，產出的模型結構自然更適合特定加速器；而硬體設計師則可根據NAS回饋的結構特徵，調整匯流排設計、記憶體階層或運算單元配置，形成正循環。以Google的EdgeTPU為例，其內部架構便是針對輕量化NAS模型最佳化，實現了在有限功耗下高吞吐量的推論能力。這種協同思維，不僅能縮短產品開發週期，更能釋放AI晶片的極致潛力。
網路結構搜尋演算法的突破：從巨量搜尋到高效策略
過去幾年，NAS演算法經歷了顯著的演進。早期的NAS方法依賴窮舉式搜尋，需要訓練數千個候選模型，運算成本極高，不適合與硬體設計快速迭代。如今，研究者開發出基於梯度下降的DARTS（Differentiable Architecture Search）架構，以及使用強化學習或進化演算法的智慧搜尋策略，大幅降低搜尋時間。更重要的是，這些新方法能夠將硬體指標直接融入搜尋過程。例如，ProxylessNAS引入了硬體延遲的「可微分估算器」，讓每個候選操作在搜尋時就預測其硬體成本；MNasNet則將手機晶片的延遲限製作為硬約束，產出的模型在Pixel手機上展現出優異的能效比。此外，硬體感知的NAS還發展出多目標最佳化框架，同時追求精度、延遲、功耗與面積，並透過帕累托最適曲線找出多種權衡方案。這讓設計師可以根據不同應用場景（如邊緣裝置需低功耗、雲端伺服器需高吞吐）選擇最合適的模型結構。更進一步，部分研究將硬體架構的參數（如MAC陣列大小、記憶體頻寬）也納入NAS的搜尋空間，形成「聯合搜尋」，使演算法與硬體的邊界逐漸模糊。這種雙向回饋機制，讓NAS不再只是軟體工具，而是硬體設計流程中不可或缺的一環。
硬體加速器的關鍵角色：從專用晶片到可重構平台
在協同設計中，硬體加速器並非被動接受模型，而是積極參與結構探索。目前主流方案包括現場可程式化邏輯閘陣列（FPGA）、特定應用積體電路（ASIC）與嵌入式神經網路處理器（NPU）。FPGA因具備可重構特性，成為NAS早期探索的理想平台——設計師可以快速布署不同候選結構、量測實際延遲與功耗，並將結果回饋給NAS演算法。例如，微軟的Project Brainwave使用FPGA加速Bing搜尋的推論服務，並與NAS協同調整管線結構，達成超低延遲。而ASIC則適合量產階段，可針對特定NAS產出的模型結構進行極致最佳化，例如蘋果的Neural Engine在A系列晶片中整合了針對其內部NAS模型設計的運算單元。此外，可重構架構如粗粒度可重構陣列（CGRA）正成為新興選項，它既能保留類似ASIC的效率，又具備一定靈活性，適合未來NAS持續演進的需求。硬體加速器的設計重點包括：支援混合精度運算（如INT8、FP16）、提高記憶體頻寬利用率、降低資料搬運能耗，以及提供動態電壓頻率調整（DVFS）以適應不同模型需求。在協同設計框架下，硬體設計師透過高階綜合（HLS）工具快速迭代硬體版本，而NAS則自動探索最匹配的模型結構，形成閉環最佳化。這股趨勢正推動AI晶片從「通用加速」走向「結構自適應」，為下一波AI應用鋪平道路。
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